數十年來，運算產業遵循著一個簡單的公式：讓電晶體變得更小，並將更多電晶體封裝到晶片上。這項策略推動了摩爾定律所預測的運算能力驚人的成長。然而，隨著元件尺寸逼近原子尺度，工程師們越來越面臨矽的物理極限以及量子力學的影響。
許多研究人員認為，下一個重大的進展將不會來自進一步縮小元件尺寸，而是來自向上堆疊。
由伊利諾大學格蘭傑工程學院材料科學與工程學教授曹慶（Qing Cao）領導的團隊，展示了一種將多層矽電子元件直接堆疊在彼此上方的新方法。這種方法可以大幅提高運算密度、改善效能並降低能耗，同時延續半導體產業五十多年來的發展進程。
曹慶解釋說：「以靜態隨機存取記憶體（SRAM）為例，它在 CPU 和 GPU 中無處不在。目前，要在單一層平面上儲存一個位元資訊需要六個稱為電晶體的微電子元件。透過垂直整合，你可以將它們分佈在多個層級上。這就像用高樓大廈取代蔓延的郊區：你獲得了相同的功能，但空間佔用減少了，同時使層與層之間的通訊更快、更有效率。」
研究人員報告稱，他們的製程實現了 98-100% 的元件良率，同時使用了標準的單晶矽，這是支撐現代電子產品的半導體材料。結果表明，該技術最終可能被商業晶片製造商採用。
曹慶表示：「垂直整合已經開始進入商業設備，尤其是在專門的 AI 硬體中，但單片整合才是釋放 3D 晶片全部潛力的關鍵。我們首次在單晶矽上實現了單片 3D 整合的熱預算要求，並提供了前所未有的效能。」
這些發現發表在《自然》（Nature）期刊上，該期刊很少刊登矽微電子研究文章。
為何半導體產業正「向上看」
大約 60 年來，摩爾定律一直指導著晶片開發。該原理預測，積體電路上的電晶體密度大約每兩年翻倍，從而帶來更快、更有效率的處理器。
這一趨勢一直保持得相當好，但維持它的難度越來越大。
曹慶說：「從某種意義上說，我們正在觸及物理學施加的極限。如果你看電晶體的實際尺寸，它們並沒有變小，尤其是在接觸閘極間距方面。這是因為我們受到矽的固有材料特性和量子力學基本規則的限制。如果我們要跟上微處理器處理能力不斷增長的趨勢，我們就必須開始思考超越僅僅在單一表面上擠壓更多元件。」
垂直堆疊元件提供了一個有吸引力的替代方案。工程師們不必繼續縮小個別電晶體，而是可以將多層電路堆疊在彼此上方。這不僅為元件創造了更多空間，還縮短了佈線距離，減少了寄生電容，並顯著增加了晶片不同部分之間的通訊頻寬。
這些優勢對於人工智慧和其他數據密集型運算應用尤其重要。
目前的商業 3D 晶片技術已經在使用堆疊，但它們通常涉及在單獨的晶圓上製造半導體元件，然後將它們黏合在一起。例如高頻寬記憶體（HBM）和 AMD 的 3D V-Cache 技術。
儘管這些方法很成功，但也有其局限性。層與層之間的對準相對粗糙，稱為矽通孔（TSVs）的垂直連接相對較大且稀疏。
單片三維整合採用了不同的方法。不是連接完成的晶圓，而是將每個新的元件層直接製造在前一層的上方。這允許更密集的垂直連接、層與層之間更小的距離，以及以奈米為單位的對準精度。
研究人員多年來一直在追求這個概念，因為與傳統的堆疊方法相比，它可以將層間連接性提高 10 到 100 倍。
單片整合最大的障礙一直是溫度。
生產高品質的結晶矽和製造高性能的半導體元件通常需要接近攝氏 1,000 度的溫度。然而，一旦完成的電路層中已經存在金屬互連，如此高的溫度就會將它們摧毀。
曹慶說：「一般來說，業界認為一旦第一層電路完成，任何額外層的熱預算限制是攝氏 400 度。學術界和工業界的研究人員試圖繞過這個問題，方法是為上層使用單晶矽以外的半導體材料。但由此產生的元件不可避免地會出現效能和可靠性問題。」
過去的努力探索了包括多晶矽、非晶態和奈米晶態金屬氧化物、碳奈米管以及二維半導體等替代方案。然而，這些材料經常會引入效能限制或缺陷，與底層的矽電晶體產生不匹配。
超薄矽奈米薄膜實現低溫製造
伊利諾大學團隊開發了一種製程，可以在遠低於熱預算限制的情況下，保留單晶矽的優勢。
該方法首先從供體晶圓創建超薄的獨立矽奈米薄膜。然後使用滾筒層壓機將這些薄膜轉移到已包含完成電路接收基板上。黏合過程所需的溫度不超過攝氏 200 度。
由於矽層保持了其結晶品質，因此產生的元件保持了強勁的效能和可靠性，同時安全地保持在單片整合所需的熱預算內。
曹慶表示：「我們的製程不僅更容易實施且成本更低，而且與先前堆疊矽晶圓的方法相比，它具有多項優勢。我們轉移的薄膜厚度僅為 10 奈米或更少，而典型晶圓的厚度為 500 至 700 微米。由於它們很薄，這些薄膜在機械上具有柔韌性，可以貼合底層表面。這種貼合有助於避免介面缺陷，例如當試圖透過晶圓黏合將兩個剛性晶圓強行結合時常見的空隙。」
三層堆疊實現高性能
研究人員還重新設計了電晶體架構。
傳統的電晶體製造依賴一種稱為摻雜的製程，該製程將雜質引入矽以控制電氣行為。該製程通常需要高於攝氏 600 度的溫度。
為了避免這些高溫，團隊使用了無結電晶體（junctionless transistors）。在這些元件中，矽在堆疊過程開始前就已均勻且重度摻雜。極薄的矽薄膜仍然允許閘極進行有效的控制，而高摻雜水平有助於降低寄生接觸電阻。
利用這種策略，研究人員製造了包含 625 個電晶體的三个堆疊層。元件顯示出強勁的均勻性和高製造良率。
它們的輸出電流密度與在遠高溫度下製造的傳統矽電晶體相當。它們的效能也比由替代材料製成的單片元件高出至少三到四倍。
該團隊使用垂直金屬互連連接了這些層，並成功展示了三維邏輯電路以及靜態隨機存取記憶體單元。
邁向商業半導體製造
曹慶表示，最重要的結果可能是該製程的可擴展性。
「但最重要的是，我們已經證明了這個製程是可擴展的。你可以繼續堆疊超過我們展示的三層。而且該製程將能產生高性能、高良率且變異性低的電晶體。我們現在有了堅實的基礎，可以轉移這項技術並在工業半導體代工廠中展示其即時的潛力。」
這項工作是透過伊利諾大學格蘭傑工程學院的加速效能半導體晶片中心（Center for Advanced Semiconductor Chips with Accelerated Performance）進行的，該中心與 IBM、Intel 和台灣積體電路製造公司（TSMC）等產業夥伴合作。
研究人員目前正準備將這項技術轉移到工業半導體代工廠，這是將真正的單片 3D 矽晶片商業化的重要一步。
研究的其他貢獻者包括 Bao Lam、Yung Man Yu、Hyunjun Nam、Hsu-Chih Ni、Shomik Chatterjee、Shaloo Rakheja 和 Jian-Min Zhuo。
資金由國家科學基金會、伊利諾大學格蘭傑工程學院加速效能半導體晶片中心的產業合作夥伴以及矽十字微電子學共同體中心（Silicon Crossroads Microelectronics Commons Hub）提供。
材料由伊利諾大學格蘭傑工程學院提供。注意：內容可能經過編輯以符合風格和長度要求。
