Aegis：首個端對端開源 FPGA 專案，從矽晶片到工具鏈全開源

Aegis 是一個完全開源的 FPGA，從矽晶片開始。

開源 FPGA 的努力已取得巨大進展：像 Project IceStorm 和 Apicula 這樣的專案逆向工程專有位元流格式，OpenFPGA 和 FABulous 從架構描述生成開源 FPGA 織構，而 Cologne Chip 的 GateMate 則以完全開源的工具鏈出貨商業 FPGA。這些專案各自解決了拼圖的一部分，而 Aegis 是一個全堆疊、端對端的開源 FPGA：織構生成、綜合、佈局與繞線、位元流打包、模擬和流片都包含在一個專案中，從頭開始為開源設計。

從 HDL 到 GDS，沒有任何東西被鎖在專有壁壘之後。

該專案生成參數化的 FPGA 裝置，包含 LUT4、BRAM、DSP、SerDes 和時脈管理單元，以及將使用者設計綜合到這些裝置上所需的一切，並透過開源 PDK 和像 wafer.space 這樣的聯合流片服務將織構本身流片到晶圓廠。

一個針對 GF180MCU (透過 wafer.space) 的緊湊型 Aegis 裝置

一個針對 Sky130 的較大 Aegis 裝置。

每個裝置都透過工具輸出獲得完整的 FPGA 工具鏈：

流片管線將 FPGA 織構本身綜合為 PDK 標準單元：

支援 GF180MCU (wafer.space) 和 Sky130 PDKs。

預先建置的多架構映像檔可從 GitHub Container Registry 取得：

映像檔以 git SHA 和發行版本標記 (例如 :v1.0.0)。

從 GitHub Releases 下載 .deb 套件 (amd64 和 arm64)：

這將安裝 aegis-pack、aegis-sim、nextpnr-generic、特定裝置的包裝器 (terra_1-sim、terra_1-pack、nextpnr-aegis-terra_1) 以及 /usr/share/aegis/ 下的支援檔案。

FPGA 織構由 ROHD (一個 Dart HDL 框架) 生成，並輸出可綜合的 SystemVerilog。該架構遵循 Xilinx 風格的慣例：

配置透過串列移位暫存器鏈載入：時脈單元 -> IO 單元 -> SerDes 單元 -> 織構單元 (列主序)。

OpenFPGA - 來自猶他大學的開源 FPGA IP 生成器。給定 XML 架構描述，它會生成完整的 FPGA 織構的可綜合 Verilog，以及位元流工具和自我測試基礎設施。透過 DARPA 的 POSH 計畫進行了矽驗證。

FABulous - 來自曼徹斯特大學的開源嵌入式 FPGA (eFPGA) 框架。從基於 CSV 的配置生成客製化 FPGA 織構，並整合 Yosys 和 nextpnr。透過 12 次以上的流片進行了矽驗證，涵蓋從 TSMC 180nm 到 28nm CMOS 的節點。